Разработване на UVM среда за функционална верификация на интегрална схема от смесен тип | Защитена на: 01/01/1900
Микроелектрониката е едно от най-значителните технологични открития през последните години. Съществена стъпка в еволюцията на микроелектрониката е въвеждането на интегралните схеми (ИС), при които отделните електронни компоненти като транзистори, диоди, резистори, кондензатори се интегрират в един чип. В зависимост от функционалното си предназначение, ИС могат да се класифицират като аналогови, цифрови и такива от смесен тип.
Приложенията на ИС от смесен тип са един от най-бързо растящите пазарни сегменти в полупроводниковата индустрия. Основна причина за това, е че технологичния човек на 21 век има все по-големи изисквания към заобикалящата го умна електроника – тя трябва да прави всичко, навсякъде и по всяко време. Водени от стремежа си да създават такива устройства, все повече силициеви производители се фокусират върху разработването на високо производителни ИС от смесен тип. Непрекъснатия стремеж за интеграция на все повече аналогови и цифрови схеми в един чип, води неминуемо до усложняване на взаимодействието между двата домейна, в резултат на което изникват все повече функционални грешки, които забавят производството на крайния продукт и често струват милиони на производителите. Това обуславя необходимостта от използването на по-усъвършенствани и по-ефективни методи за верификация на ИС от смесен тип. Традиционните методи за верификация, използващи например директни тестове без обратна връзка, постепенно биват изместени от други добре познати цифрови верификационни техники, включващи верификация със следене на определени метрики (MDV – metric driven verification), верификация с ограничена рандомизация (CRV - constrained random verification) и верификация с автоматизирани тестови среди със само проверяващи блокове (self-checking test benches). Тези и други съвременни техники са залегнали в основата на универсалната методология за верификация (UVM). Тя всъщност е стандартизирана и структурирана методология за създаване на тестови среди и се поддържа от всички популярни цифрови и смесени симулатори. Универсалната методология за верификация включва колекция от базови класове написани на SystemVerilog, както и предписания как да бъдат използвани тези класове, така че да се изгради преизползваема, конфигурируема и автоматизирана тестова среда. Настоящата дипломна работа има за цел да онагледи как UVM може да бъде използвана за функционална верификация на интегрални схеми от смесен тип.
Главните задачи на настоящата дипломна работа са запознаването с основите на разработване на автоматизирана тестова среда за функционална верификация на интегрални схеми чрез универсалната методология за верификация (UVM), както и разработването на цялостна и завършена автоматизирана тестова среда, посредством която да се верифицира функционално интегрална схема от смесен тип.
В първа глава е направен кратък обзор на технологията на проектиране на чипове, както и сравнение на най-разпространените методи за проектиране и верификация на интегрални схеми. Изтъкнати са основни предимства на използването на UVM методологията, направено е и кратко въведение в езиците за проектиране и верификация на хардуер Verilog и SystemVerilog.
Втора глава включва функционалното описание на примерния дизайн от смесен тип за тестване, синтез на блокова схема (структура на HDL-модел) и описание на HDL-модела на примерния дизайн.
В трета глава е описана архитектурата на верификационната среда, както и съставните UVM компоненти. Направена е кратка обосновка защо е избран всеки един от тези компоненти. Описани са и най-важните части от реализацията на средата чрез езика за верификация на хардуеар SystemVerilog и стандартната библиотека от класове част от UVM.
В четвърта глава е описан процеса на верификация (тестване) на примерния дизайн чрез UVM и езика за описание и симулиране на хардуер – SystemVerilog. Този процес включва изготвянето на тестови план, реализирането на тестовите сценарии от плана като код в UVM средата, изпълнение и обзор на резултатите от симулациите.
В последната глава са изложени изводите и приложимостта на изграждането на UVM базирани среди за верификация на интегрални схеми.